SK하이닉스가 차세대 D램 기술 전략을 공개하며 메모리 반도체의 미래 청사진을 내놨다. 미세 공정의 한계를 넘기 위해 수직 게이트 구조와 3차원(3D) 적층 기술을 중심으로 고성능 D램 시대를 열겠다는 구상이다.

SK하이닉스는 10일 일본 교토에서 열리고 있는 세계 반도체 회로·공정 기술 학술대회 'IEEE VLSI 심포지엄 2025'에서 차세대 D램 로드맵을 공식 발표했다.

IEEE VLSI 심포지엄은 반도체 회로와 공정 분야의 최고 권위 학술대회로, 차세대 반도체와 인공지능(AI) 칩, 메모리 기술 등이 발표된다. 매년 미국과 일본에서 번갈아 열리며, 올해는 8일부터 12일까지 일본 교토에서 열린다.

차선용 SK하이닉스 미래기술연구원장(CTO·부사장)은 이날 기조연설에서 '지속 가능한 미래를 위한 D램 기술의 혁신'을 주제로, 고집적·고속·저전력 구현이 가능한 '4F²(4F 스퀘어) 수직 게이트(VG) 플랫폼'과 '3D D램'을 중심으로 미래 전략을 제시했다.

4F² VG 플랫폼은 D램 셀 면적을 최소화하고 트랜지스터 게이트를 수직으로 세운 구조다. 동일 면적에 더 많은 셀을 배치할 수 있어 고집적화가 가능하고, 전력 소모는 줄이며 속도는 높일 수 있다는 설명이다. 현재 주류인 6F² 셀보다 효율이 뛰어나며, 회로를 셀 아래로 배치하는 '웨이퍼 본딩' 기술과 함께 적용할 경우 전기적 특성까지 개선될 수 있다.

차 CTO는 "지금까지는 셀 위에 회로를 배치했지만, 앞으로는 셀 아래로 회로를 이동시키는 웨이퍼 본딩 기술을 적용해 구조 효율을 높일 것"이라며 "전력 소모는 줄이고 속도는 더 빠르게 할 수 있다"고 설명했다.

차 CTO는 또 다른 핵심 기술로 3D D램을 제시했다. 3D D램은 데이터를 저장하는 셀을 수직 방향으로 여러 층 쌓는 방식으로, 낸드플래시와 고대역폭메모리(HBM) 등에 활용된다. 집적도 향상이 가능하지만 적층 수가 늘어날수록 제조 비용이 증가하는 점은 해결 과제로 지적된다. SK하이닉스는 기술 혁신을 통해 이를 극복하고 차세대 메모리 경쟁에서 우위를 확보하겠다는 입장이다.

SK하이닉스는 구조뿐 아니라 소재와 구성 요소까지 기술 고도화를 병행해 향후 30년간 지속 가능한 D램 기술 기반을 마련하겠다는 계획이다. 차 CTO는 "2010년 전후만 해도 20나노가 한계라는 전망이 있었지만, 혁신을 통해 이를 뛰어넘었다"며 "D램 기술에 도전하는 젊은 엔지니어들에게 이정표가 될 중장기 전략을 제시하겠다"고 말했다.

한편, 행사 마지막 날인 12일에는 차세대 D램 TF 담당인 박주동 SK하이닉스 부사장이 발표자로 나서 VG 구조와 웨이퍼 본딩을 적용한 최신 연구 성과와 전기적 특성 개선 결과를 공개할 예정이다.